Il gruppo è attivo nel laboratorio ARPLab del Politecnico di Milano e svolge ricerca nell’ambito della progettazione di circuiti e sistemi integrati (ASIC) nei moderni processi in silicio su scala nanometrica. Lo scaling della tecnologia CMOS comporta una degradazione di alcune delle prestazioni dei blocchi analogici quali guadagno, matching o rumore.
D’altra parte, però, lo scaling rende anche possibile il trattamento digitale dei segnali a velocità progressivamente superiore, e a dissipazione e occupazione di area inferiori.
La progettazione di ASIC ad alte prestazioni richiede quindi un cambio di paradigma, per cui l’elaborazione digitale è messa a servizio di ogni singolo blocco o sotto-sistema analogico per migliorarne efficientemente le prestazioni, compensando in tempo reale le variazioni dei parametri ambientali e del sistema. Ciò si basa sull’uso di tecniche di filtraggio adattativo e di machine learning e permette di elevare la scalabilità ed l'efficienza energetica dei sistemi integrati, adottando il cosiddetto approccio minimalista alla progettazione dei blocchi analogici. Su questi temi, il gruppo ha due Joint Research Platform attive con Infineon Technologies ed STMicroelectronics, nonché collaborazioni attive con altre università, centri di ricerca e aziende. I principali interessi di ricerca sono nell’ambito dei sintetizzatori di frequenza, dei convertitori analogico/digitali e dei convertitori DC/DC.

• Progetto di convertitori analogico-digitali a giga-campioni al secondo per sistemi wireless ad alta capacità
  Il gruppo ha ottenuto importanti risultati nella realizzazione di convertitori analogico-digitali (ADC) a GigaSample/second (GS/s) in CMOS. In particolare ha realizzato alcuni prototipi di convertitori ad approssimazioni successive (SAR) con time-interleaving a 8 core, raggiungendo una banda di 0.92 GHz e 9.2 bit di risoluzione equivalente (IEEE J. Solid-State Circuits, 2024). Il time-interleaving sebbene consenta di combinare vari ADC ad alta efficienza energetica per realizzare convertitori ad alta velocità, introduce delle spurie indesiderate nello spettro di uscita, limitando lo SFDR del convertitore, a causa dei mismatch di guadagno e offset tra gli ADC, nonché delle non-idealità nella distribuzione del clock, della tensione di alimentazione e di riferimento. Sono stati quindi ideati e realizzati, in 28nm CMOS di TSMC, sia tecniche prettamente analogiche che algoritmi digitali (implementati nello stesso chip del convertitore) che correggono tali non-idealità o in taluni casi i loro effetti. L’intero convertitore inclusi gli algoritmi di correzione ha un consumo inferiore ai 120 mW. Attualmente, la ricerca è attiva nell’esplorazione di tipologie ibride di core di ADC, come quelle basati su noise-shaping SAR, pipeline-SAR, flash-aided SAR, con l’obiettivo di incrementare banda e/o risoluzione e ridurre il consumo.

• Progetto di sintetizzatori di frequenza a basso phase-noise per sistemi di comunicazione wireless ad alta capacità
  Il gruppo di ricerca ha sviluppato negli anni una consolidata esperienza nel settore della sintesi di frequenza. Ha proposto numerose innovazioni che hanno migliorato in maniera significativa lo stato dell’arte, ed, in tale ambito, è riconosciuto come un centro di eccellenza a livello internazionale. I più recenti risultati riguardano sintetizzatori di frequenza ad alte prestazioni basati su anelli ad aggancio di fase (PLL), di tipo frazionario (ossia con un rapporto non intero tra frequenza di uscita e di riferimento), da utilizzarsi come oscillatori locali (LO) in sistemi di comunicazione wireless ad alta capacità (5G/6G). I prototipi realizzati in 28-nm CMOS, operanti tra 8 e 12 GHz, hanno oggi raggiunto valori di jitter assoluto inferiori agli 80 fs rms e livelli di spurie inferiori a -70 dBc (anche per canali near-integer), con dissipazioni di potenza inferiori ai 18 mW (IEEE J. Solid-State Circuits, 2023). Tali livelli di spurie sono stati possibili adottando calibrazioni digitali operanti in background che operano in tempo reale delle cancellazioni o correzioni di non-idealità dei blocchi analogici o a segnali misti. Il gruppo ha ottenuto l’importante riconoscimento del "2023 Jan Van Vessem Award for Outstanding European Paper" alla IEEE International Solid-State Circuits Conference (ISSCC) per il paper Dartizio et al., "A 76.7fs-Integrated-Jitter and -71.9dBc In-Band Fractional-Spur Bang-Bang Digital PLL Based on an Inverse-Constant-Slope DTC and FCW Subtractive Dithering”.

• Progetto di trasmettitori wireless a basso consumo per sistemi IoT
  Il gruppo opera nella progettazione di trasmettitori wireless a basso consumo. Le applicazioni di riferimento sono quelle del Bluetooth low energy (BLE), tecnologia di comunicazione wireless utilizzata in dispositivi indomabili e altri dispositivi mobili che trasmettono piccole quantità di dati a distanze brevi, il WiFi (oggi versione 7) che permette di trasmettere maggiori quantità di dati ad un consumo superiore, ed in generale le tecnologie che abilitano il concetto di Internet-of-things (IoT). In tale ambiti, il gruppo ha ottenuto importanti risultati realizzando un sintetizzatore di frequenza, basato su una innovativa architettura di multiplying delay-locked loop (MDLL) di tipo frazionario nell’intervallo 1.6-3.0 GHz, che raggiunge jitter assoluto inferiore ai 400 fs rms e consumo di circa 3 mW in processo 65-nm CMOS (IEEE J. of Solid-State Circuits, 2019). Il gruppo ha anche ideato e realizzato un modulatore GMSK/QPSK a 20 Mb/s basato su modulazione diretta di un PLL digitale frazionario con schema di iniezione a due punti, in 65-nm CMOS, operante a 3.6 GHz con consumo di 0.25 nJ/bit ed EVM inferiore a -36 dBc (IEEE J. Solid-State Circuits, 2012). Un secondo prototipo di modulatore in 28-nm CMOS (IEEE Solid-State Circuits Letters, 2020) ha permesso di raggiungere un bit rate di 250 Mb/s modulando 32-PSK una portante a 14 GHz, con EVM inferiore a -42 dB e consumo di 0.13 nJ/bit. Il gruppo ha inoltre progettato un digital power amplifier (DPA) in 28-nm FD-SOI CMOS a 900 MHz con potenza di uscita di 20 dBm. Il gruppo è attualmente attivo nella progettazione di sintetizzatori di frequenza a bassissimo consumo (<0.5mW) per applicazioni BLE, basati su PLL digitale e oscillatore LC.

• Progetto di circuiti ad onde millimetriche per sistemi wireless
  Il gruppo è attivo nella realizzazione di circuiti integrati ad onde millimetriche in tecnloogia CMOS e SiGe BiCMOS. In particolare, ha ottenuto realizzato un prototipo di PLL frazionario a 30 GHz in 65-nm LP CMOS di TSMC con prestazioni oltre lo stato dell’arte, presentato alla ISSCC conference nel 2019. Ha inoltre partecipato al progetto europeo H2020 denominato “TARANTO” in cui ha contribuito alla realizzazione di un ricetrasmettitore in banda E (71-76 e 81-86 GHz) per wireless backhauling in tecnologia SiGe BiCMOS55 di STMicroelectronics e al progetto europeo Horizon Europe denominato “SHIFT”, attualmente in corso, in cui collabora alla realizzazione di un ricetrasmettitore in banda D (141-175 GHz) in tecnologia SiGe BiCMOS55X di STMicroelectronics. In SHIFT, il gruppo sta lavorando alla realizzazione e caratterizzazione di moltiplicatori di frequenza in banda E a basso consumo, basati su una innovativa architettura calibrata digitalmente, e sintetizzatori di frequenza nell’intervallo 10-12 GHz con valori di bassissimi valori di jitter assoluto (<10 fs rms) e di phase noise (<-132 dBc/Hz ad 1 MHz di offset dalla portante). Tali circuiti potranno abilitare sistemi di comunicazione ad onde millimetriche ad alta capacità con modulazioni multilivello (anche fino a 4096 QAM).

• Progetto di architetture di phased-array e generatori di segnali chirp per applicazioni radar
  Significativi risultati sono stati raggiunti nel campo dei sistemi radar per sistemi di guida autonoma. In particolare il gruppo ha realizzato alcuni prototipi in tecnologia CMOS 28-nm di innovativi generatori di segnali chirp, ossia di segnali sinusoidali la cui frequenza segue l’andamento di un dente di sega o di un’onda triangolare, essenziali per la realizzazione di radar FMCW. In tali applicazioni, l’ampiezza dell’onda di modulazione FM, la sua pendenza, la sua linearità e il phase-noise del generatore sono aspetti determinanti nelle prestazioni di risoluzione spaziale del radar stesso e della capacità di discriminare oggetti vicini. Il gruppo ha introdotto, in una architettura di PLL digitale a 10 GHz, realizzato in CMOS 28-nm e modulato mediante iniezione di segnale a due punti, una innovativa tecnica di pre-distorsione del digitally-controlled oscillator (DCO) con tratti di parabola e punti di raccordo adattivi, che minimizza la complessità dell’hardware digitale e raggiunge 150 kHz di errore FM su un chirp a dente di sega con banda di 680 MHz e periodo di ripetizione minimo di 1us (IEEE ISSCC Conference, 2024). Il gruppo ha proposto l’architettura basata sul “Localized LO phase shifting” per la realizzazione ricetrasmettitori multi-antenna o “phased array”. In tale architettura lo sfasamento, necessario per il “beam steering” dell’onda trasmessa e ricevuta, è realizzato mediante lo sfasamento introdotto da un array di generatori LO localizzati, sincronizzati mediante un oscillatore quartato (IEEE ISSCC, 2021).

• Studio di meccanismi di generazione di rumore di fase in oscillatori elettronici
  Altra area attiva in cui il gruppo ha fornito rilevanti risultati è lo studio dei meccanismi di generazione di rumore di fase negli oscillatori elettronici, moltiplicatori e divisori di frequenza. E' stata introdotta una descrizione teorica dei meccanismi di conversione del rumore flicker a bassa frequenza in rumore a radiofrequenza negli oscillatori in CMOS, e proposte e dimostrate sperimentalmente efficaci soluzioni circuitali per ridurre tale conversione che hanno migliorato lo stato dell’arte (IEEE ISSCC Conference, 2010). Più recentemente, il gruppo ha sviluppato una teoria di rumore di fase in oscillatori voltage-biased (IEEE Trans. on Microwave Theory and Techniques, 2013), oscillatori injection-locked impulsati (IEEE Trans. on Circuits and Systems-I, 2014), oscillatori periodicamente accessi/spenti (IEEE Trans. on Circuits and Systems-I, 2023) utilizzati in alcune architetture per la generazione di frequenza nel campo delle onde millimetriche.

• Progetto di circuiti convertitori DC/DC induttivi con controllo time-based
  L’approccio tradizionale al controllo analogico dei convertitori DC/DC induttivi soffre di alcune limitazioni legate al limitato prodotto guadagno-banda dell’amplificatore di errore e al limitato intervallo di funzionamento del modulatore PWM. Nel controllo di tipo “time-based”, l’informazione di tensione viene direttamente codificata in un ritardo di fase di un segnale periodico. Ciò permette di generare in maniera naturale una modulazione PWM mediante un semplice discriminatore di fase. Tale approccio emergente al controllo, è stato studiato e applicato dal gruppo di ricerca alla progettazione di convertitori DC/DC integrati in tecnologia BCD per applicazioni in dispositivi mobili e indossabili, in cui è richiesta una elevata efficienza e densità di potenza, ed un basso consumo a basse correnti di carico. In particolare, il gruppo ha ottenuto rilevanti risultati nella ideazione e realizzazione del primo convertitore boost (da 2.5-4.5V a 5V) a controllo "time-based”, realizzato per l’alimentazione di display AMOLED con corrente massima di 0.8 A, efficienza di picco di 96% ed efficienza a basso carico (50 mA) di 90%, che dimostra una riduzione dell’area del controllore di circa il 40% in tecnologia BCD 180-nm (IEEE Trans. on Power Electronics, 2023). Altro importante risultato è stata la realizzazione di un convertitore buck (da 5-32V a 3.3V) a controllo “time-based”, per applicazioni industriali, con corrente di 1.4 A con corrente di quiescenza (a carico nullo) di 14 uA, in tecnologia BCD 180-nm (IEEE Trans. on Circuits and Systems-I, 2024).

• Progetto di circuiti convertitori DC/DC a capacità commutate risonanti
  I convertitori DC/DC a capacità commutate si basano su condensatori per trasferire energia ma soffrono di perdite di commutazione. I convertitori risonanti introducono un induttore di valore relativamente piccolo che risuona con le capacità ed abilita la tecnica dello zero-current switching (ZCS) per ottenere elevata efficienza e densità di potenza. In tale campo, il gruppo ha ideato una innovativa topologia di convertitore Dickson interleaved con conversione regolata da 12 a 3V, che raggiunge una densità di potenza oltre lo stato dell'arte (0.53 W per mm quadro) con corrente di carico di 5 A ed efficienza di picco di 94.4%, grazie anche all’uso di induttori risonanti realizzati tramite i parassiti induttivi della PCB (IEEE Trans. on Power Electronics, 2024). Il concetto dei convertitori risonanti trova naturale applicazione negli "intermediate-bus converter" per moderni data center, in cui per mitigare le perdite del rame e rispondere alle crescenti esigenze di potenza delle CPU/GPU, si tende progressivamente ad innalzare la tensione di bus. Ciò, tuttavia, richiede un alto fattore di conversione dalla tensione di bus a quella finale. Il gruppo di ricerca, in tale settore, ha ottenuto un importante risultato, ideando e realizzando un prototipo di hybrid-resonant switched tank converter (HRSTC) che opera una conversione di tensione (non regolata) da 48 a 3.4 V con corrente di uscita fino a 260 A, efficienza di picco di 96.6% e densità di potenza di 920 W per pollice cubo (IEEE APEC conference, 2024) ed un prototipo di STC con regolazione sigma buck-boost, che realizza conversione da 48 a 12 V con potenza di picco di 720 W, ad efficienza di 97.6% (a 30 A) e densità di potenza di 900 W per pollice cubo (IEEE APEC conference, 2024).

• Progetto di front-end per sensori MEMS
  Altro ambito in cui il gruppo opera è quello della progettazione di microsistemi in CMOS per la sensoristica, sia nel campo della rilevazione del segnale neuronale, sia nel campo degli accelerometri, giroscopi e magnetometri basati su sistemi micro-meccanici (MEMS). In tali settori, si pone la sfida dell’acquisizione del segnale e della conversione analogica/digitale del segnale a basso rumore e potenza dissipata. Il gruppo, in collaborazione con quello di “Microsensori e microsistemi intelligenti” del DEIB, ha ottenuto un importante risultato nel campo dei sensori MEMS modulati FM, progettando e realizzando un convertitore frequenza-digitale con range dinamico (DR) di 140 dB in tecnologia 130-nm CMOS (IEEE Trans. on Instrumentation and Measurement, 2023).